SK海力士在IEEE VLSI 2025上展示未来DRAM技术路线图

SK海力士公司今天宣布，在日本京都举行的20251年IEEE VLSI研讨会上，该公司提出了未来30年的DRAM新技术路线图和可持续创新的方向。
SK海力士首席技术官（CTO）车善勇于6月10日发表了题为“推动DRAM技术创新：迈向可持续未来”的全体会议。
首席技术官 Cha 在演讲中解释说，通过当前的技术平台扩展来提高性能和容量变得越来越困难。“为了克服这些限制，SK海力士将在结构、材料和组件方面进行创新，将4F² VG（垂直门）平台和3D DRAM技术应用于10纳米级或以下的技术。

4F² VG平台是下一代存储器技术，可最大限度地减少DRAM的单元面积，并通过垂直栅极结构实现高集成度、高速和低功耗。

目前，6F²电池很常见，但通过应用将电路部分置于电池面积以下的4F²电池和晶圆键合技术，可以提高电池效率和电气特性。

CTO Cha 还引入了 3D DRAM 作为未来 DRAM 的主要支柱，与 VG 一起。CTO Cha表示，虽然业内有人警告，根据堆叠层数增加成本，但可以通过不断的技术创新来解决。

在结构性突破的同时，公司还将努力通过DRAM关键材料和组件的尖端技术寻找新的增长引擎，为未来30年奠定基础。

“直到 2010 年左右，DRAM 技术预计在 20 纳米处将面临局限性，但通过不断创新，我们已经走到了这一步，”首席技术官 Cha 说。“SK海力士将继续引导未来长期技术创新，成为DRAM领域年轻工程师的里程碑，并保持行业内合作，将DRAM的未来变为现实。”

在活动的最后一天，领导下一代 DRAM TF 的副总裁 Joodong Park 将介绍他最近关于 VG 和晶圆键合技术如何影响 DRAM 电气特性的研究结果。